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MICRON DDR5 SDRAM

發(fā)布時間：2020-12-24 16:57:28 瀏覽：1042

CPU核心的數(shù)量正在增加。為了實現(xiàn)數(shù)據(jù)中心的持續(xù)計算性能改進，需要使用MICRON DDR5的性能優(yōu)勢來維護每個CPU內(nèi)核的可用帶寬。MICRON DDR5及其額外的計算將有助于從當今世界產(chǎn)生的爆炸性數(shù)據(jù)中提取價值和洞察力。

MICRON DDR5 技術支持計劃(TEP)是一項項目，它提供獲取美光技術的途徑，并提供早期獲取技術信息和支持、電力和散熱模型以及MICRON DDR5產(chǎn)品的機會，以幫助設計、開發(fā)和推出下一代產(chǎn)品。它還代表計算平臺，還匯集了其他生態(tài)系統(tǒng)合作伙伴，幫助MICRON DDR5在市場上隨處推廣和采用。

DDR5 是DRAM開發(fā)的下一步，它帶來了一系列新的功能，旨在提高(RAS)的可靠性、可用性和可使用性。降低功耗，并大大提高性能。

DDR5 SDRAM.png

DDR5的一些關鍵功能如下：

功能/選項	DDR5	DDR5的優(yōu)勢
資料速率	3200-6400 MT /秒	提高性能和帶寬
V DD / V DDQ / V PP	1.1 / 1.1 / 1.8	降低功率
內(nèi)部V REF	V REFDQ，V REFCA，V REFCS	提高電壓裕度，降低BOM成本
設備密度	8Gb至64Gb	支持更大的單片器件
預取	16n	使內(nèi)部內(nèi)核時鐘保持低電平
DQ接收器均衡	DFE	改善 DRAM內(nèi)部接收到的DQ數(shù)據(jù)眼的張開
占空比調(diào)整（DCA）	DQS和DQ	改善發(fā)送的DQ / DQS引腳上的信令
內(nèi)部DQS延遲監(jiān)控	DQS間隔振蕩器	增強抵抗環(huán)境變化的能力
片上ECC	128b + 8b SEC，錯誤檢查和清理	增強片上RAS
CRC	讀/寫	通過保護讀取的數(shù)據(jù)來增強系統(tǒng)RAS
銀行組（BG）/銀行	8 BG x 2個存儲區(qū)（8Gb x4 / x8） 4 BG x 2個存儲區(qū)（8Gb x16） 8 BG x 4個存儲區(qū)（16-64Gb x4 / x8） 4 BG x 4個存儲區(qū)（16-64Gb x16）	提高帶寬/性能
命令/地址界面	CA <13：0>	大大減少了CA引腳數(shù)
ODT	DQ，DQS，DM，CA總線	改善信號完整性，降低BOM成本
突發(fā)長度	BL16，BL32 （和BC8 OTF，BL32 OTF）	僅通過1個DIMM子通道允許64B高速緩存行讀取。
MIR（“鏡像”引腳）	是	改善DIMM信號
總線倒置	命令/地址反轉（CAI）	降低模塊上的V DDQ噪聲
CA培訓，CS培訓	CA培訓，CS培訓	改善CA和CS引腳上的時序裕度
編寫水準訓練模式	已改善	補償不匹配的DQ-DQS路徑
閱讀訓練模式	用于串行（用戶定義），時鐘和LFSR 生成的訓練模式的專用MR	使讀取時序裕度更穩(wěn)定
模式寄存器	最多256 x 8位（LPDDR類型讀/寫）	提供擴展空間
PRECHARGE命令	所有銀行，每家銀行和同一家銀行	PREsb在每個BG中啟用預充電特定的存儲庫
刷新命令	所有銀行和同一銀行	REFsb支持刷新每個BG中的特定存儲體
環(huán)回模式	是	啟用DQ和DQS信令測試

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